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Verilog

演算子

名称	記号	定義	優先順位
算術演算	+	加算（プラス符号）	3(符号1)
	-	減算（マイナス符号）	3(符号1)
	*	乗算	2
	/	除算	2
	%	剰余	2
ビット演算	~	ビットごとの論理反転	1
	&	ビットごとのAND	7
	\|	ビットごとのOR	8
	^	ビットごとのEX-OR	7
	~^	ビットごとのEX-NOR	7
リダクション演算	&	各桁ビットのAND（単項演算）	1
	~&	各桁ビットのNAND（単項演算）	1
	\|	各桁ビットのOR（単項演算）	1
	~\|	各桁ビットのNOR（単項演算）	1
	^	各桁ビットのEX-OR（単項演算）	1
	~^	各桁ビットのEX-NOR（単項演算）	1
論理演算	!	論理値のNOT	1
	&&	論理値のAND	9
	\|\|	論理値のOR	10
等号演算	==	論理等号（全ビット不定なら結果は不定）	6
	!=	論理不等号（全ビット不定なら結果は不定）	6
	===	ケース等号（X,Zも一致）	6
	!==	ケース不等号（X,Zも一致）	6
関係演算	<	左辺が小さい（全ビット不定なら結果は不定）	5
	<=	左辺が小さいか等しい（全ビット不定なら結果は不定）	5
	>	左辺が大きい（全ビット不定なら結果は不定）	5
	>=	左辺が大きいか等しい（全ビット不定なら結果は不定）	5
シフト演算	<<	右オペランド分左シフト（空いたビットは０）	4
	>>	右オペランド分右シフト（空いたビットは０）	4
条件演算	?:	条件?真の場合の結果:偽の場合の結果	11
連接	{,}	二つ以上のオペランドをひとつのビット表現にまとめる

Moduleの説明


// Verilog-HDL の Module の説明



// {} は必要に応じて記入することを示す。必要でない場合は記述することはいらない。

// <> はバスの情報やビット幅の定義をする場合に必要である。



{`timescale 単位 / 精度}

{`include "ファイル名"}

{`define マクロ名 値}



module モジュール名<(ポート名,{ポート名})>;

    {input      <[ビット幅]>    ポート名,{ポート名};}

    {output     <[ビット幅]>    ポート名,{ポート名};}

    {inout      <[ビット幅]>    ポート名,{ポート名};}



    // オブジェクト宣言

    {reg        <[ビット幅]>    レジスタ名,{レジスタ名};}   // 記憶素子

    {reg         [ビット幅]     メモリ名[アドレス幅];}      // メモリ

    {wire       <[ビット幅]>    ワイヤ名,{ワイヤ名};}       // 結線

    {parameter  <[ビット幅]>    パラメタ名 = 値;}           // 定数

    {integer                    整数名,{整数名};}           // 整数



    {function/task定義}



    // assign文

    assign ワイヤ名 = 式;



    // alwaysブロック

    {always @(信号名) begin

        レジスタ名 = 式;        // 手続的代入文

    end}



    // initialブロック

    [initial begin

        #000

        xxx = xxx;

    end]



    {インスタンス文}

endmodule

シミュレーション環境での関数

書式

$display(format, ...);

説明

C言語のprintf()に相当。
オブジェクトの値を指定したフォーマットで標準出力に出力する。

フォーマット	出力例	備考
%b	01001101	２進
%d	76	10進
%x	4C	16進

使用例

$display("a=%b", a);

書式

$monitor(time, ? , format, ...);

説明

指定したオブジェクトの値が変化する度に、オブジェクトの値を指定したフォーマットで標準出力に出力する。

使用例

$monitor($time, , "a=%b", a);

書式

integer $fopen(filename);

説明

filenameで指定されたファイルのオープン。（出力用）
戻り値はオープンされたファイルへのポインタ（か？）。

使用例

fp = $fopen("foo.log");

書式

$fclose(integer fp);

説明

fpで指定されたファイルを閉じる。

使用例

$fclose(fp);

書式

$fdisplay(integer fp, format, ...);

説明

C言語のfprintf()に相当。
オブジェクトの値を指定したフォーマットでファイルfpに出力する。

使用例

$fdisplay(fp, "a=%b", a);

書式

$fmonitor(integer fp, time, ? , format, ...);

説明

指定したオブジェクトの値が変化する度に、オブジェクトの値を指定したフォーマットでファイルfpに出力する。

使用例

$fmonitor(fp, $time, , "a=%b", a);

書式

$readmemb(filename, memname);

説明

filenameで指定した２進数フォーマットのファイル内容をメモリmemnameへ読み込む。
メモリmemnameが reg [7:0] memname [0:7]; と定義されてある場合、ファイルfilenameの内容は次のようになってある必要がある。

00000000
00000001
00000010
00000100
00001000
00010000
00100000
01000000

使用例

$readmemb("foo.dat", mem);

書式

$readmemh(filename, memname);

説明

filenameで指定した16進数フォーマットのファイル内容をメモリmemnameへ読み込む。
メモリmemnameが reg [7:0] memname [0:7]; と定義されてある場合、ファイルfilenameの内容は次のようになってある必要がある。

00
01
02
04
08
10
20
40

使用例

$readmemh("foo.dat", mem);

書式

$dumpfile(filename);

説明

filenameで指定したファイルへダンプファイルを出力する。
次の $dumpvars とあわせて用いる。
拡張子は
　　Cadence Verilog-XL + SignalScan (or SimWaves) … *.dump
　　Icraus Verilog + GTKWave … *.vcd (Value Change Dump)
とするようだ。

使用例

$dumpfile("foo.vcd");

書式

$dumpvars(?, modulename);

説明

modulenameで指定したモジュールまたはインスタンスをダンプの対象とする。

使用例1

$dumpfile(5, foo);

使用例2

$dumpfile(0, foo.u0.reg1);

書式

$finish;

説明

終了しOSのプロンプトへ戻る

使用例

$finish;

書式

$stop;

説明

終了しシミュレータのプロンプトへ戻る

使用例

$stop;